🛠️ 0 ~ 10 까지 더하는 system 설계하기 어제의 counter를 응용시켜 0부터 10까지의 수를 차례대로 더하는 시스템을 설계해보자. fnd에 결과로 55가 출력되어야 한다.  1. c언어 adder system을 c언어로 간략하게 동작부분만 나타낼 때 아래와 같이 나타낼 수 있다. i = 0; sum = 0; while (i   2. datapath diagram adder와 register의 경우 tr이 많이 필요하므로 가격 절감을 위해 adder를 한개만 사용해 설계하고 싶다. adder를 하나만 사용하는데, 이때 i = i + 1 과 sum = sum + i를 수행하는 두가지 경우 모두를 위해 mux가 하나 더 사용된다.  3. control unit - asm chart  4. co..

💡 CPU 1. cpu 종류 CISC (Complex Intstruction Set Computer)micro processor에게 명령을 내리는데 필요한 모든 명령어 셋을 갖추고 있는 processor복잡하고 기능이 많은 명령어로 구성RISC (Reduced Instruction Set Computer) → cisc에 비해 instruction set이 적다 → 명령어가 간략화, 단순화된 형태cisc 내부의 20%에 해당하는 명령어들만이 전체 80%이상의 일을 처리한다.cisc의 복잡한 명령어를 적은 개수의 명령어로 구현하다 보니 clk이 많이 필요하기는 하다.ex) cisc에서 하나의 명령어를 risc에서는 3개, 등의 명령어로 여러 번 나누어 구현하게 됨2. cpu 구조 폰노이만 구조- 범용 pc..

☑️ 8bit adder / fnd 출력  Block diagram 4bit adder, fnd 출력 시스템에서 adder만 8bit adder로 바꾸어주면 된다. 8bit adder의 경우 4bit adder 두개로 구성된다. adder.v `timescale 1ns / 10ps// top module - calculator module calculator( input wire i_cal_clk, input wire i_cal_reset, input wire [7:0] i_cal_a, input wire [7:0] i_cal_b, output [3:0] cal_fndCom_o, output [7:0] cal_fndFont_o); wire [7:0] w_sum; ..

HDL 기반 시스템 반도체 설계 과정  verilog compile 과정  verilog code (sw) -> (1) synthesis -> H/W circuit -> fpga implementation -> bitstream (fpga 등 h/w 회로 파일, xxx.bit) -> synthesis 과정에서 net list가 생성됨 * net list : 정렬되지 않은 형태의 H/W 정보 (1) synthesis : verilog 코드를 design compiler를 이용해 gate-level netlist로 변환하는 과정 (2) implementation : gate, tr 상태에서의 회로 배치  gategates.v - verilog code and / nand / or / nor / xor / x..

🚩 추상화 (Abstract) ↔ 구체화 - 추상화 : 해당 기능에서 필요한 것만 보여주는 형태   FNDgpio port 위 회로도를 봤을때 fnd가 bjt(AN n)에 의해  w4, v4, u4, u2 pin에 의해 제어되고, 이때 pin에 low 신호 (0)을 주어야 해당 fnd가 선택됨을 알 수 있다 (자세한 것은 push-pull/open-drain 포스팅 참고)  이 FND를 제어할 수 있는 시스템을 설계해보자 Block Diagram   🚩 always@() begin ~ end 항상 () 내부의 port를 감시하겠다 -> ()내부 port의 값이 변화할 때 아래 내용을 실행한다. - () 내부 port : 감시대상 (sensitivity list) - () 안에 *가 들어가면 input..