HDL 기반 시스템 반도체 설계 과정  verilog compile 과정  verilog code (sw) -> (1) synthesis -> H/W circuit -> fpga implementation -> bitstream (fpga 등 h/w 회로 파일, xxx.bit) -> synthesis 과정에서 net list가 생성됨 * net list : 정렬되지 않은 형태의 H/W 정보 (1) synthesis : verilog 코드를 design compiler를 이용해 gate-level netlist로 변환하는 과정 (2) implementation : gate, tr 상태에서의 회로 배치  gategates.v - verilog code and / nand / or / nor / xor / x..